3纳米再往下，如何突破？选择性钨制程，解决平面微缩重大瓶颈

半导体设备大厂美商应材，21 日宣布推出新式的选择性钨 (Selective Tungsten) 制程技术，可提供芯片厂商以新的方式构建晶体管触点，这是连结晶体管与芯片中其他电路非常关键的第一层电路。而借由这项创新的选择性沉积技术，可以降低影响晶体管性能并增加耗电量的接触电阻。另外，这项技术，晶体管的节点微缩与触点能缩小至 5 奈米、3 奈米甚至更小，并同步提升芯片功率、性能与面积/成本 (chip power, performance and area/cost，PPAC)。

应材表示，虽然微影技术的进步可有效缩减晶体管触点通孔的大小，但使用金属填满通孔的传统做法仍会严重影响 PPAC。过去，在传统上，晶体管触点是以多层方式形成，首先，接触通孔是先衬上黏着层和氮化钛阻障层，接着利用沉积技术产生成核层，之后再使用钨来填满剩余空间，钨因其低电阻系数成为接触金属的首选。

不过，7 奈米制程技术的接触通孔直径只有 20 奈米。衬垫 / 阻障层与成核层就占了 75% 的通孔体积，只剩下 25% 供钨使用。细薄的钨线具有很高的接触电阻，会严重影响 PPAC 与2D微缩效果。因此，应材公司新推出的全新 Endura Volta 选择性钨化学气相沉积系统，能让芯片制造商在晶体管的接触点通孔内进行钨的选择性沉积，以消除线性 / 阻障层及成核层。整个通孔会充满低电阻钨，并解除后续 PPAC 的瓶颈。

应材进一步指出，选择性钨沉积技术是一项整合材料解决方案，在纯净、超高真空环境中结合多重制程科技，比无尘室本身还要洁净许多倍。原子层表面处理可应用于晶圆，采用独特的沉积制程，让钨原子在接触点通孔内选择性沉积，形成无分层、无缝、无间隙自下而上的完美填充。

全球已有多家领先客户采用全新的 Endura 系统，而这也是应材在创新沉积制程技术方面的最新力作。其他的产品组合还包括选择性磊晶 (selective epitaxy)、选择性沉积 (selective deposition) 以及选择性移除 (selective removal) 等。应材指出，这些选择性制程能让芯片制造商运用全新方法制作、形塑并调整材料，以便持续在 PPAC 精进。

来源：Kotoo新闻